去年參加過了許多公司的研發替代役面試，有些公司的面試過程我有做心得紀錄，原本是想說未來可以給實驗室學弟參考用，不過本著分享的精神，將其公開在網誌上，以幫助當初跟我一樣不知道從何準備起的準研替役男。(如下列所提到的公司認為有侵犯公司權利的部分，敬請告知，我將會將內容移除)
1.晶心
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位在矽導計畫園區內,面試總共五關
第一關是跟我聯絡面試的主管,並沒有問什麼專業問題,稍微簡介公司之後進入第二關
第二關:
主考官主要問的是計算機結構的問題
第三關:
有一張考卷內容包含正規表示式,swap函數的實作,某些c語言宣告的意義,用verilog寫出驗證的behavior的語法,assembly寫出累加的程式等等
第四關:
畫出某種boolean function的schematic,還有對應的nand gate以及mux的schematic,設計fifo,為什麼測試難達到at-speed testing,跨不同clock domain的synchronize方法, asychronize reset避免metastable的方法,setup/hold time的定義 等等
第五關:
這關沒有考專業,主要是更伸入介紹公司產品的方向跟領域.
晶心是台灣少數專做CPU的公司,個人覺得公司技術能力蠻厲害的,不過晶心是我前幾家面試的公司,自己覺得表現普普
結果:錄取
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2.智原
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智原是主動邀請我去面試的,不過原本他們以為是一般職缺,後來我問過人資我找尋的是研替的職缺,人資詢問主管後確認有研替名額就邀請我去面試
會先考英文跟人格特質,不過我英文之前有考過多益,分數有到它們門檻,因此免考
核心元件部門
第一關:
有兩個面試主管，其中一個是同實驗室不同老師的學長來面試，考的內容有blocking 跟 non-blocking的差別以及邏輯合成上的差別,setup/hold time的觀念專業問題問的不多,其他就是從履歷上的經歷問一下問題,不過由於是同實驗室學長,所以過程聊的蠻愉快的,當然我對主管的印象也很好囉
第二關
這個主管原本也以為我是一般職缺,不過後來知道我是找研替的職缺之後,有說一般研替是不用第二次面試的,不然會面試不完 (囧),不過應該是人資那邊出了問題,主管後來比較輕鬆的跟我聊了一下智原的狀況還有前景,然後也分享了社會新鮮人一開始工作的態度，個人覺得主管很健談,分享了很多經驗給我,非常感謝,最後結束的時候有說如果我對他們公司有興趣直接mail給第一關那個學長就ok
結果:第一關的學長大概在十二月中打來詢問我研替的狀況,當時我已經簽了他家公司的意向書,因此有跟學長說抱歉,不過有跟學長小聊一下,他說智原人資叫他們十二月底再送名單給人資,所以他們比較晚開始通知
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3.慧榮
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3.1
位於竹北台元科技園區,我有點忘記我當初投慧榮的職缺除了IC工程師還有沒有投軟韌體的工程師,(由於我本身對軟韌體蠻有興趣,雖然研究所背景是IC設計不過大學專體主要做軟韌相關的專題,有附在履歷上,不知道是因為我有投還是履歷上的專題內容符合軟韌體主管的需求所以找我去面談).
原本要考英文，因為考過多益所以免考，面試的是韌體工程師,印象中幾乎沒問什麼專業問題,主要是在問我大學專題內用8051實做藍芽protocol以及控制傳輸模組的內容,然後跟我分享IC design house中韌體工程師的角色,還有主要的工作內容.由於是軟韌體工程師,主管有問我韌體跟IC工程師我會比較偏好那個,當時我的確還沒有確定第一份工作希望的職務內容,因此我回答都不排斥。主管有說,要好好想一想,第一份工作對未來影響很大,主管算是蠻樂於分享的,雖然後來決定還是走IC設計,但是收穫不少
3.2
之前有考慮想回台北工作,因此我還有投慧榮的台北IC設計職缺,面試的部門主要是做flash controller的電路,一開始一樣簡介論文相關內容,然後由於這部門主要是做flash controller,因此有問了我一些關於flash memory的一些原理還有限制,主要好像就是問關於memory的部分,其他關於verilog還有時序的相關問題沒有什麼問,主管感覺溫文儒雅,很溫和的感覺
面試完主管人資進來說主管目前把你排序在第一順位,就直接跟我談到薪水的部分,這算是我面試這麼多家公司速度最快的公司,不過他說還是會等到內政部名額下來後才會正式通知
結果:竹北總公司跟台北分部都有錄取
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4.瑞昱
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一開始一樣先做人格測驗,不過沒有考英文
瑞昱我總共去了四次共六個部門,不過後兩個部門我當時沒紀錄下來，所以沒啥資訊可以提供，不好意思。
1.第一個部門為乙太網路基頻相關的ic設計部門
問論文方向及修課,主管問了setup time hold time以及latch的transfer fucntion還有對應的metastable原理由於瑞昱原本是我在找研替的第一志願,因此第一次的面試異常緊張,有些問題雖然是會,但是往往腦袋空白,要花一點時間慢慢想起來,不過主管人很好,會給你時間並且會從旁暗示你
2.第二個部門為TV部門
考了setup/hold time,latch電路原理，設計一個紅綠燈電路從FSM到verilog code等等,
另外還有考機智問答,主管人很健談,原本第一個部門面試很緊張,還好主管挺風趣的,後來有比較不緊張,大致上問題都有答出來,個人覺得表現比一個部門好,主管說部門訓練很札實,有輪調的機制,會學到很多東西
3.第三個部門為monitor system部門
這部門不是做ic design而是做system design,主管是清大學長,感覺是個很有個性的學長,一進來就說他挑人不看成績的,花比較多時間在跟我說明作system designer跟ic designer的差別以及工作內容的差異,並且建議我找有興趣的職務來做,一樣有考機智問答。
這個部門的主管面試完之後,他說他覺得我很不錯,直接幫我請第二關主管下來面談,第二關主管一樣是清大學長,問我修課中哪個是比較熟悉的,因為實驗室主要在做的是memory testing,因此memoy testing的課修的蠻高的,因此主管就考了 memory testing中的march c-演算法，並說明這個演算法可以偵測到哪些fault,並且證明給他看
4.第四個為LCD controller部門
設計音樂盒的電路並寫出verilog然後說明合成出的電路大概會長什麼樣子,另外考DFF中每個latch以及in/output的時序對data的影響,畫出時序圖
結果:錄取
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5.聯發科
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聯發科技總共去了三次面試五個部門
1.無線通訊事業一處
有聽學長說面試前要先考英文，不過或許是我電子履歷有附上TOEIC 790分的成績單，所以我直接去就跟主管面試 (人格測驗在前一天已經事先做)，主要敘述一下論文題目相關內容，考了setup time hold time以及metastable造成的原因，以及cross clk domain的訊號傳遞怎麼傳，以及為什麼這樣設計,考了logic testing所謂scan chain以及boundary scan的概念並舉例子還有verilog blocking跟non-blocking以及對應logci synthesis會合出怎樣的電路,setup/hold time 組合電路delay以及 DFF的delay的關係式,還有考hold time跟clk的大小是否有關係等等
主管很健談，因為之前在人事資料表有說過我覺得我的缺點是英文口說能力不強，主管有特別根據這個談了蠻久，聽說聯發科很重視人事資料表的內容，所以最好好好填，不要草率
2.
光儲存跟Design Methodology做ESL的部門是一起面試的,一開始一樣是先介紹論文方向,由於本身論文方向跟ESL有相關性,因此DM的主管有問說在ESL上要怎麼證明跟實際硬體跑起來是一樣的,還有問我ESL有什麼好處,後來DM主管先離開去開會,剩光儲存部門主管跟我聊,光儲存的主管介紹了它們部門還有順便幫先離開的DM部門主管簡介他們部門的工作內容,並且問了很多關於人格特質的問題,感覺這部門主管比較重視人格特質,抗壓性以及積極度,算是我印象很好的主管之一
3.
2G feature phone
先簡介研究方向,並從其中詢問有興趣的部分,主管很健談,跟我介紹蠻詳細關於部門的工作內容,他說其實2G跟3G的feature phone很多功能是類似的,在2G這邊會花較多effort去評估整個系統performance,盡量減少overdesign的情況,讓cost可以壓低,談完之後感覺也是收穫蠻多
4.
一樣是無線通訊事業一處,不過是做驗證的部門,印象中專業問題考的也不多,主要花比較多時間在說明部門中驗證的重要性以及工作內容,印象中會從大學跟研究所成績單挑一些科目來考,例如我修過基頻電路設計,就考了QPSK,16-QAM,64-QAM的差異以及trade-off等等
結果: 錄取
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心得: 個人覺得全部裡面瑞昱跟聯發科的面試有些真的蠻硬的，修過的一些重點科目可能要複習一下，不過大致上蠻多主管重視的是你的態度跟積極度。在面試前準備充分，面試的時候盡量表現出自信跟態度，但是不會的就說不會不要亂掰，把最基礎的原理弄懂，相信大家都是很有機會的
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